专栏前言 本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网 `timescale 1ns/1nsmodule count_module(input clk,input rst_n,input set,input [3:0] set_num,output reg [3:0]number,output reg zero);reg [3:0] cnt ;

信号发生器 方波，就是一段时间内都输出相同的信号   锯齿波就是递增 三角波就是先增后减 加减计数器 当mode为1则加，Mode为0则减；只要为0就输出zero  这样会出问题，因为要求是十进制，但是这里并没有考虑到9之后怎么办，所以就会使number输出超过9，应该额外要添加十进制的边缘判断，即mode为1，要加的时候也要判断一下是不是要继续加，而不是直接加