1、时序逻辑电路落后一拍？ FPGA初学者可能经常听到一句话：“时序逻辑电路，或者说用 <= 输出的电路会延迟（落后）一个时钟周期。”但在仿真过程中经常会发现不符合这一“定律”的现象–明明是在仿真时序逻辑，怎么输出不会落后一拍？ 先来看一个简单的例子：把输入信号用时序逻辑电路寄存两次，即俗称的“打两拍”。Verilog代码如下： module test( input clk, //