文章目录 一、问题描述二、verilog源码三、仿真结果 一、问题描述 本次我们将一次创建多个逻辑门，对两个输入a和b通过组合逻辑实现七种不同的输出： out_and: a and bout_or: a or bout_xor: a xor bout_nand: a nand bout_nor: a nor bout_xnor: a xnor bout_anotb: a