notimingcheck专题

在ncverilog仿真条件设置中+nospecify ,+notimingcheck 和 +delay_mode_zero之间有什么区别

以标准库单元中一个与非门为例,库.v文件中作了如下描述: module ND(X,A1,A2)    output X ;    input A1,A2 ;    specify      (A1 => X) = 50 ;      (A2 => X) = 50 ;    endspecify endmodule 在标准单元中,定义输入A1和A2到输出X的路径