ncverilog专题
在ncverilog仿真条件设置中+nospecify ，+notimingcheck 和 +delay_mode_zero之间有什么区别
以标准库单元中一个与非门为例，库.v文件中作了如下描述： module ND（X,A1，A2） output X ; input A1,A2 ; specify (A1 => X) = 50 ; (A2 => X) = 50 ; endspecify endmodule 在标准单元中，定义输入A1和A2到输出X的路径
nc-sim （irun)和verdi ncverilog，
- irun有意思的地方，其帮助命令 irun -helphelp irun -helpall --------------- yxr:简单点说，就是添加动态库的路径名，LD_LIBRARY_PAH,然后调用时添加 -loadpli1 debpli:novas_pli_boot 或者 +loadpli1=debpli:novas_pli_boot 原文：https: