chapter1.35专题

SystemVerilog Assertions应用指南 Chapter1.35“ matched”构造

任何时候如果一个序列定义了多个时钟,构造“ matched”可以用来监测第一个子序列的结束点。序列s_a查找信号“a”的上升沿。而信号“a”是根据时钟“ckl”来采样的。序列s_b查找信号“b”的上升沿。信号“b”则是根据时钟“ck2”来样的。属性 p_match验证在给定的时钟“clk2”的上升沿,如果序列s_a匹配,那么在一个周期后,序列s_b也必须为真。 sequence