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SystemVerilog Assertions应用指南 Chapter1.32 嵌套的蕴含
SVA允许使用嵌套的蕴含。当我们有多个门限条件指向一个最终的后续算子时,这种构造十分有用。 属性 p_nest检验如果信号“a”有一个下降沿,则是一个有效开始,接着在一个周期后,信号“b”,“c”和“d”应该为低电平有效信号以保持这个有效开始。如果第二个条件匹配,那么在6到10个周期内期望“free”为真。注意,当且仅当信号“b”,“c”和“d”都匹配时,在后续状况
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