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SystemVerilog Assertions应用指南 Chapter1.31 在属性中使用形参
可以用定义形参( formal arguments)的方式来重用一些常用的属性。属性“arb”使用了4个形参,并且根据这些形参进行检验。其中还定义了特定的时钟。SVA允许使用属性的形参来定义时钟。这样,属性可以应用在使用不同时钟的相似设计模块中。同样的,时序延迟也可以参数化,这使得属性的定义更具有普遍性。 属性首先检査有效开始。在给定的时钟上升沿,如果在信号"a”的
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