本文主要是介绍ARM的异常中断机制 .，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
在我们平时使用计算机时我们敲击键盘,计算机会对我做出响应。这是什么原因呢?处理器又是如何响应外围请求的呢?其实这都是通过处理器的中断机制实现的。ARM又是怎样的中断机制?让我们一起探讨吧!
在ARM处理器里主要是通过3中情况在控制程序执行的:
1.流水方式执行程序,PC的值是下一条指令的地址，即每执行一条指令PC都加一个字的偏移。
2.通过跳转指令来控制程序执行。
B 跳转到指定的指令处执行。
BL 跳转执行，保存子程序地址并返回。
BX 跳转执行并切换到Thumb状态。
BLX 三种方式组合。
3.通过异常中断机制控制程序执行。
当异常中断发生时,系统执行完当前指令后,将跳转到相应的异常中断处理程序处执行。在进入异常中断处理程序执行完时,程序返回到发生到产生中断指令的下一条指令处执行。在进入异常中断处理程序时,要保存被中断的程序的执行现场,从异常中断处理程序退出时,要恢复被中断的程序的执行现场。
在实际情况中ARM处理器在控制程序执行时往往是以上3种方式结合执行的。
ARM有以下几种异常中断种类：
| 异常中断名称 | 含义 |
| Reset | 复位中断, 当处理器复位引脚有效时,如系统产生复位中断则跳转至复位中断异常处理程序处执行。 有两种情况: 系统加电, 系统复位 |
| Undefined instruction | 当ARM处理器认为当前指令未定义时,产生未定义的指令异常中断。 |
| Software interrupt | 软中断,这是有用户定义的中断指令。可用于用户模式下的程序调用的特权操作指令,在RTOS中可以通过该机制实现系统功能调用。 |
| Prefech Abort | 指令预取中止,预读指令地址不存在或不能访问则产生该中断。 |
| Data Abotr | 数据访问中止,数据访问指令地址不存在或不能访问则产生该中断。 |
| IRQ | 外部中断请求,当处理器外部引脚有效时,且CPSR的寄存器I被清除时,产生该中断,并调用中断服务子程序。 |
| FIQ | 快速中断请求,当处理器快速外部引脚有效时,且CPSR的寄存器F被清除时,产生该中断,并调用中断服务子程序。 |
呵呵,让我们来看看ARM的异常中断响应过程吧!
1.保存处理器当前状态、中断屏蔽位及各条件标志位。怎样保存呢?
ARM的6种模式下都有自己的SPSR，它就是通过把当前的CPSR保存到将要执行异常中断的SPSR_mode实现的。
2.设置当前的CPSR的相应的标志位。
设置M、I、F等控制位。
3.将lr_mode设成返回地址。
4.将PC指向中断向量表的地址，跳转到对应的中断服务程序处执行。
5.恢复被中断处理的处理器状态。(将SPSR_mode复制到CPSR)
6.返回到发生异常中断的下一条指令处执行。(即PC = lr_mode)
用伪代码描述如下:
lr_mode = pc
spsr_mode = cpsr
cpsr[4:0] = exception mode
if <exception mode> == Reset or FIQ then
cpsr[6] = 1
cpsr[7] = 1
pc = exception mode vector address
cpsr = spsr_mode
pc = lr_mode
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