根据状态转移表实现时序电路

本文主要是介绍根据状态转移表实现时序电路，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

描述

        某同步时序电路转换表如下，请使用D触发器和必要的逻辑门实现此同步时序电路，用Verilog语言描述。

电路的接口如下图所示。

输入描述

      input                A   ,input                clk ,input                rst_n

输出描述        

      output   wire        Y  

解题分析

本想着用状态机，不过题目要求使用D触发器，差点没想出来。

 参考代码

`timescale 1ns/1nsmodule seq_circuit(input                A   ,input                clk ,input                rst_n,output   wire        Y   
);reg q0, q1;always@(posedge clk or negedge rst_n) beginif(~rst_n) beginq1 <= 0;endelse beginq1 <= A ^ q0 ^ q1;endendalways@(posedge clk or negedge rst_n) beginif(~rst_n) beginq0 <= 0;endelse beginq0 <= ~q0;endendassign Y = q0 & q1;
endmodule

注：解题分析来源于网友，如有侵权，请告删之。

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