本文主要是介绍“火山论剑”之奔跑吧SCAN - 浅谈DC/AC SCAN测试，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！
“火山论剑”之奔跑吧SCAN - 浅谈DC/AC SCAN测试
SCAN 技术，也就是 ATPG 技术 -- 测试 std-logic, 主要实现工具是：产生 ATPG 使用 Mentor 的 TestKompress 和 synopsys TetraMAX ；插入 scan chain 主要使用 synopsys 的 DFT compiler
通常，我们所说的 DCSCAN 就是 normal scan test 即慢速测试，测试频率是 10M-30M ,AC SCAN 也就是 at-speed scan 即实速测试，测试频率与芯片真实工作频率是一样的。
70 年代到 1995 年这段时间里，由于芯片的工作频率很低只有 20-100M ， scan 测试只有 DC SCAN ，我们就能捕捉到所有 std-logic 的制造缺陷。但是 1995 年以后，测试科学家和工程师发现通过 DC SCAN 测试没有缺陷的芯片在高工作频率下使用会有问题。其根本原因是随着制造工艺向深亚微米迈进，芯片的工作频率也提高到 200M-1G ，原来的 SCAN 测试方法和模型不再能捕捉到所有的 std-logic 的制造缺陷。大家的一致想法就是 - “奔跑吧， SCAN” , 把 SCAN 的频率增加到与芯片的真实工作频率一致，同时使用新的 Transition atpg model 来产生测试 pattern.
下面我们介绍DC SCAN与AC SCAN的异同
现在的工业量产的高速芯片都会要求能做DC SCAN测试和AC SCAN测试，所以DFT工程师也要同时插入两种测试电路，产生两套测试patterns。
具体实现流程如下
1 读入没有插入scan的网表
2 使用Design compiler 插入scan chain和OCC (on chipclocking)模块,同时插入mux, fix DRC
3 使用Testcompress 实现EDT压缩scan chain
4 使用Testcompress 产生测试DC/ACpattern,同时产生测试验证的Testbench
5 验证DC/AC patterns的正确性和电路的正确性
6 使用SDF,验证DC/ACpatterns相关电路的时序是否满足要求
7 使用DC/AC patterns （wgl文件）转换成ATE所需格式，在ATE上调试和使用
ATPG工具使用的Transition faultmodel如下图
常用的OCC电路结构如下
我们典型的插入OCC以后的电路如下图
那么对DC/AC SCAN测试，Kevin He在此抛砖引玉，请朋友们畅所欲言。
问题
1) 为什么AC SCAN比DC SCAN测试的pattern多?
2) AC SCAN如何得到快速的clock？
3) AC SCAN 在ATE调试中要注意什么问题？
这篇关于“火山论剑”之奔跑吧SCAN - 浅谈DC/AC SCAN测试的文章就介绍到这儿，希望我们推荐的文章对编程师们有所帮助！
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