国科大超大规模集成电路设计针对期末考试的复习

本文主要是介绍国科大超大规模集成电路设计针对期末考试的复习，希望对大家解决编程问题提供一定的参考价值，需要的开发者们随着小编来一起学习吧！

基本概念

物理综合Physical synthesis

从RTL代码创建正确的布局布线电路,相当于跳过了逻辑门级表示，直接从数据流阶段到了版图阶段。

等效门equivalent gate

一个等效门是指一个二输入的与非门，这里的等效不是指功能上的等效，而是芯片面积上的等效，即一个集成电路的等效门数等于该集成电路的面积除以一个标准的二输入与非门的面积。

电气努力electrical effort

定义为外部负载与栅极输入电容之比。

抽象层次Abstraction hierarchy

是指将硬件系统分为不同的层次，每个层次都有自己的功能和接口，而不用关心其他层次的细节。这样可以简化硬件设计的复杂度，提高硬件的可移植性和可维护性。

噪声裕量Noise margin

分为高电平噪声裕量和低电平噪声裕量,指的是信号高电平和低电平到高低电平判决门限VIH和VIL之间的电压差。

强反型层Strong inversion layer

随着栅极电压（VGS）的增加，硅表面的电位（ΦS）在某个点达到临界值，此时半导体表面反转为 n 型材料。该点标志着一种称为强反转的现象的开始，并且发生在等于费米势两倍的电压（Φ）下

亚稳定性Metastability

亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态引时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。

设计实体Design Entity

设计实体是VHDL中的主要硬件抽象。它由实体声明和相应的架构主体定义，代表给定的逻辑电路

时间队列(事件)Event queue

时间队列（事件）是指一种用于模拟电路行为的方法，它将电路中发生的各种事件按照时间顺序排列在一个队列中，然后依次处理这些事件，从而得到电路的输出响应。事件可以是电路中的信号变化、电源开关、输入脉冲、延迟等，每个事件都有一个触发时间和一个目标节点。
上面的概念是中重点

多米诺逻辑Domino logic

定义一类在动态逻辑门之间插入静态反向器以避免动态逻辑门直接级联时，产生过早放电的动态电路。

国际半导体技术路线图ITRS

这些文件代表了对半导体技术某些领域未来约15年的研究方向和时间表的最佳意见。

设备和系统的国际路线图IRDS

这是一组预测，研究了电子、半导体和计算机行业未来十五年的未来

工艺节点Technology Nodes

它是指特定的半导体制造工艺及其设计规则。不同的节点通常意味着不同的电路代系和架构

特征尺寸Feature size

它是MOS晶体管上源极和漏极之间的最小距离，是动态RAM芯片中单元之间距离的一半。

IC设计复杂性来源IC design complexity sources

随着技术节点的不断缩小，出现了新的可变性和可靠性问题：深亚微米（DSM）和纳米级设计的新问题

IC设计IC design

电路设计的目标是组装一组互连的电路元件，这些电路元件执行特定的目标函数

综合Synthesis

将设计抽象层次结构中的一种表示形式转换为另一种表示形式的过程。（综合 = 翻译 + 优化）

静态时序分析Static timing analysis

通过根据时序模型计算每条路径的延迟时间来分析逻辑。它不需要测试向量。

行为仿真Behavioral simulation

忽略时序并包括单位延迟模拟，该模拟将延迟设置为固定值

Post place and route simulation

获取布局布线的延迟时间并生成 SDF 文件

设计工艺协同优化Design Technology Co-Optimization (DTCO)

一种帮助半导体晶圆厂在先进工艺开发中降低成本和缩短上市时间的方法

简答

描述Y形图，主要使用抽象层次、描述域等方面进行描述

在描述域中

行为域：行为域描述可以看成一个黑盒，就是一个文本，数学形式或算法形式的描述
结构域：结构域展示了有哪些元件和连线，是行为域和几何域的桥梁，但是它不包含物理信息。
几何域：几何域包含了器件的尺寸，位置，端口和连线，扩散区，金属层，掩模版信息，是设计抽象的最底层。

在抽象层次中

Y图将芯片划分成六个层次
系统级、行为级、RTL级、逻辑门级、晶体管级、版图级
每一个抽象层次代表描述集成电路的一个维度，设计抽象层次从上到下，描述由抽象变得具体

说明BSIM3*3的短沟道仿真模型，主要使用短沟道的二阶效应描述

伯克利短沟道绝缘栅场效应管模型，它基于MOS器件的准二维模型，具有基于物理和基于经验的方程。
BSIM3v3模型能够考虑许多重要的物理效应，如沟道长度调制、漏极诱导势垒降低、沟道电荷分布、寄生电阻和电容、多晶硅栅极耗尽、非平衡载流子输运、亚阈值电流、噪声、温度效应等。

1. Binning Process in BSIM3

根据不同的L和W尺寸定义了多个模型，针对不同尺寸选择不同模型。一般我们使用的都是最小的尺寸，所以1、4、7是最常使用的模型。

在这里插入图片描述

计算题

1. 给出W和L及Y写一段HSPICE的nmos的定义程序（求AD、PD、AS、PS），2、给出一段HSPICE程序画对应的电路图3、画对应的电流曲线

在这里插入图片描述
AD = WY
PD = W + 2Y

2. 多路开关和查找表实现逻辑电路

多路开关

Y=/A/B+AB+C

Y=A(B+C)+/A(/B+C)=AF1 + /AF2
F1= B+C=C·1 + /CB
F2=/B+C=B·C+ /B·1
电路图如下
在这里插入图片描述

查找表

$\mathrm{y=\overline{abcd}+abcd+ab\overline{cd}}$
我们认为D是最高位，列出上式的真值表，发现只有f(0000)=1、f(0011)=1、f(1111)=1
于是第0个RAM是1，第12个RAM是1，第15个RAM是1。
在这里插入图片描述

3. FPGA的时序模型

定义如下：
Pad to Pad tPD = tIN + tLogic + tOUT 不电路内的反馈下，从输入PAD到输出PAD所经过的延时
Clock Pad to Output Pad tCO = tGCK + tCOI + tF + tLogic + tOUT 从时钟PAD经过寄存器到输出PAD的延时
tCYC = tCOI + tF + tLogic + tSUI 系统工作的最小时钟周期。
Clock to Pad = tCOI + tF + tLogic + tOUT 时钟Pin到输出PAD所画的时间
Path Ending at Clock Pin of Flip-Flop = tGCK
Pad to Setup = tIN + tLogic + tSUI
Setup to Clock at Pad = tSU = Pad to Setup - tGCK

在这里插入图片描述
上图答案
tPD= tIN + tLOGIC1 + tLOGIC2 + tLOGIC2(or tLOGIC1) + tOUT
tCO = tGCK + tCOI + tLOGIC2 + tOUT
tSU = tIN + tLOGIC1 + tSUI - tGCK
tCYC = tCOI + tLOGIC2 + tLOGIC1 + tSUI
tSYS = tCOI + tLGOIC1 + tLOGIC2 + tSUI

4. 根据S（每十倍电流降对应的阈值电压降幅）、阈值电压、电流，通过改变阈值电压，求一百万个门的功耗的改变

$S = nk T / ql n (10)$
$I_{SUB} = e^{\frac{-V_T}{nkT/q}}$
$\frac{I_{SUB1}}{I_{SUB2}} = e^{\frac{V_{T2}-V_{T1}}{nkT/q}}=e^{\frac{V_{T2}-V_{T1}}{S/ln10}}=10^{\frac{V_{T2}-V_{T1}}{S}}$

5. 描述宏单元

在这里插入图片描述
如图所示，每个宏单元都可以支持组合或寄存器输入、每个宏单元的通用置位和复位以及可配置的 D、T 或 L 寄存器，具有最大的时钟灵活性。ZIA 有两条反馈路径：一条来自宏单元，另一条来自 I/O 引脚。当 I/O 用作输出时，输出缓冲区被启用，并且宏单元反馈路径可用于反馈宏单元中实现的逻辑。当 I/O 引脚用作输入时，输出缓冲器将处于高阻状态，输入信号将通过 I/O 反馈路径馈入 ZIA。在VFM中实现的逻辑可以通过宏单元反馈路径反馈给 ZIA系统。埋在逻辑块中且未连接到 I/O 的宏单元与非埋入的宏单元相同。每个宏单元都可用于实现寄存功能或组合功能。