一、i2s总线概述：
是飞利浦公司为数字音频设备之间的音频数据传输而制定的一种总线标准，该总线专责于 音频设备之间的数据传输，广泛应用于各种多媒体系统。它采用了沿独立的 导线传输时钟 与 数据信号的设计，通过将数据和时钟信号分离，避免了因时差诱发的失真，为用户节省了购买抵抗音频抖动的专业设备的费用。
二、总线规范：
在飞利浦公司的I2S标准中，既规定了 硬件接口规范，也规定了 数字音频数据的格式。 I2S有 3个主要信号：
1.串行时钟 SCLK，也叫 位时钟（BCLK），即对应数字音频的 每一位数据，SCLK 都有1个脉冲。 SCLK的频率=2×采样频率×采样位数
2. 帧（ 左右声道）时钟LRCLK，( 也称WS)， 用于切换左右声道的数据。LRCLK为 “1”表示正在传输的是左声道的数据，为 “0”则表示正在传输的是右声道的数据。 LRCK的频率等于采样频率。 LRCLK = 采样频率； 3.串行数据SDATA，就是 用二进制补码表示的 音频数据。 4.有时为了使系统间能够 更好地同步，还需要另外传输一个信号 MCLK，称为主时钟，也叫系统时钟（ Sys Clock）， 是采样频率的256倍或384倍。 MCLK = 256 × 采样频率（16位模式）或者384 × 采样频率（24位模式）
三、串行数据（SD）
为了保证数字音频信号的正确传输，发送端和接收端应该采用 相同的数据格式和长度。当然，对I2S格式来说数据长度可以不同。
数据格式：高位数据在前，低位数据在后，其中一个音频帧的数据是 有符号数。
四、字段（声道）选择（WS）
WS=0，表示 正在传输的是 右声道的数据。
WS=1，表示 正在传输的是 左声道的数据。
WS可以在串行时钟的 上升沿 或者 下降沿 发生改变，并且WS信号不需要一定是对称的。在 从属装置端，WS在时钟信号的上升沿发生改变。WS总是在最高位传输前的一个时钟周期发生改变，这样可以使 从属装置得到与被传输的串行数据同步的时间，并且使接收端存储当前的命令以及为下次的命令清除空间。该总线为上升沿抓取数据。
对于系统而言，产生 SCK和WS 的信号端 就是 主设备，用MASTER表示，简单系统示意图如图1所示：
图1 简单 系统配置 和 基本接口 时序
另一个基本的接口时序图可以参看图2所示：
图2 I2S典型的接口时序
五、电气规范：
VL <0.4V
VH>2.4V
输入电压
VIL=0.8V
VIH=2.0V
注：目前使用的TTL电平标准，随着其他IC（LSI）的流行，其他电平也会支持。
六、时序要求：
1外部时钟 和 从属装置的内部时钟 之间的延迟
2内部时钟 和 数据信号 以及 命令选择信号 之间的延迟
对于数据和命令信号的输入，外部时钟和内部时钟的延迟不占据主导地位，它只是延长了有效的建立时间(set—up time)。延迟的主要部分是 发送端的传输延迟 和 设置接收端 所需的时间。见图3和图4：
图3 Timing for IIS Transmitter
其中：
T是时钟周期，Tr是最小允许时钟周期， T>Tr 这样 发送端和接收端 才能满足数据传输速率的要求。
对于所有的 数据速率，发送端和接收端均发出一个具有固定的传号空号比(mark—space ratio)的时钟信号，所以t LC和 tHC是由T所定义的。 t LC和tHC必须大于0.35T，这样信号在从属装置端就可以被检测到。
延迟(tdtr)和最快的传输速度(由Thr定义)是相关的，快的发送端信号在慢的时钟上升沿可能导致tdtr不能超过tRC而使thtr为零或者负。只有tRC不大于tRCmax的时候(tRCmax>：0.15T)，发送端才能保证thtr大于等于0。
为了允许数据在下降沿被记录，时钟信号上升沿及T相关的时间延迟应该给予接收端充分的建立时间(set-up time)。
数据建立时间(set-up time)和保持时间(hold time)不能小于指定接收端的建立时间和保持时间。
