问题概述 对AD9162芯片进行功能开发时，发现AD9162的链路lanes与FPGA的高速BANK引脚存在交叉相连的情况，按照实际的引脚连接关系进行约束后，vivado编译失败。 问题阐述及原因分析 问题详情阐述 板卡对AD9162芯片进行功能开发时，发现硬件电路的设计结果存在AD9162数据链路与FPGA高速BANK引脚交叉相连的问题，示意图如图3‑1，若根据图示的引脚连接关系进行

一、FPGA与AD9162的JESD204B接口         FPGA作为JESD204B接口的发送端，AD9162作为JESD204B接口的接收端。FPGA和AD9162的device clk、SYSREF由同源时钟芯片产生。其中，FPGA和AD9162的divice clk时钟不同，并且FPGA的decive clk等同于JESD204B IP的core clk。如图，为JESD204B